西部世界

IT之家注意到，在 Hot Chips 2026 大会上，SK 海力士封装工程副总裁 Jaesik Lee 发表了题为“高带宽内存的先进封装”（Advanced Packaging for High-Bandwidth Memory）的简报，阐述了公司计划如何利用先进封装技术加速其 HBM 路线图。该公司首先介绍了 HBM 目前的制造方式。在我心里比成绩更重要的是把我当成自己孩子的教练，还有陪我翻山越岭并肩的战友，甚至是素未谋面你们的鼓励和支持。

三 | 说到“关注”我不知道这个形容贴切吗，这些流量上的关注和鼓励在我看来特别像我每天只是开开心心去上学的学生，突然一天在必经之路收到一个礼物，她和我说你是路过这里第一个学生，送你一双新款的鞋吧，起初我肯定不会只是为了这双鞋才去早早上学，后来回看自己的这双鞋，我当然也不会觉得自己不值得得到这个礼物，只是每次突然在脑海里总结起来会觉得幸运和感恩，然后依旧照常早早的去上学。我还有更多的感谢想说，这是真心的表达我很感谢河北省田径中心的栽培，感谢河北省体育局的支持，感谢河北中医药大学的支持，缺少任何一个支持我真的都无法坚守十六年。HBM 结构由 3D 堆叠结构组成，通过 TSV（硅通孔）将多个核心芯片（DRAM IC）连接到基底裸片（base die）。还要感谢这十六年一起在赛场共同经历每一刻的女孩们，我甚至经历了三个年龄段的运动员和我共同面对赛场，一直站在赛场好多时候我真的以为我还18岁还是那个要比青运会的自己似的，因为每次不管是赛场上的聊天，还是私下讨论什么话题，你们都是我最舍不得美好，因缘至此在茫茫人海能共同见证和陪伴彼此的成长的事一辈子能有几次呢，可我们这些女孩子一起在赛场都是按年计算的陪伴，这些所有的经历和感受还有支持和托举不仅在我心里很宝贵，在我这辈子的经历当中也一定是最宝贵的拥有了。这次的“小作文”和上次宣布我感情现状一样，是一个对“娘家人”的报备，这就只是我的一个选择，像去年全运会后说要继续一样，像我10年前退役选择去上大学一样，像我入职了大学老师继续保持现役一样，它是一个选择，并且对于我来说是需要付出勇气的选择。从我第一天成为现役运动员我就知道必须会有结束的时刻，竞技体育意外无限，我不想在之后处理容错问题的时候慢慢放弃，但我也知道今年做的很好，你们会觉得很突然，虽然未来我不知道我还能不能做的更好，但我有很多的身份，是女儿是妻子是教师，我要对每个身份负责，虽然我真的舍不得，但是我知道人生有舍有得，更何况于我而言得到的更多。这个文案我改了又改，想说的故事太多，但是想想在心中也太多感觉实在难以用言语表达，我怕大家没有耐心看完，又怕看完的人没办法看清，街头赛我带了隐形眼镜，我比赛从来不习惯带眼镜的，所以每次我努力在看台找到熟悉的人都很费劲，但是对于比赛来说对横杆模糊靠训练好的感觉去跑是我习惯的感受，但是这次我想看清楚你们，看的再清楚一些。HBM 目前最高可达 16 层，即 16-Hi 堆叠。HBM 与 GPU 是独立的芯片，但通过 2.5D 封装安装在同一个硅中介层上。每个 HBM 模块还通过硅中介层包含 1024 个 IO 和 16 个通道，这些 IO 通过 PHY 将 HBM 堆叠连接到 XPU。HBM 作为 DRAM 解决方案之所以重要，是因为它节省空间、功耗和运营成本。好了，我们下次赛场见，我也会是观众。感谢遇见。人生任何阶段，我依旧全力以赴，时间在变，我也在变，我变得更好更完整，陪着我的你们也一定会越来越好，我也依然任何事情都会分享给“娘家人”。

四 | 典型的 GDDR6 方案可提供 24GB 容量和 768GB/s 带宽，而配备四个堆叠的 HBM3E 方案可节省多达一半的空间，同时提供高达 144GB 容量和 4TB/s 带宽。最后，谢谢大家，但是我要更谢谢我自己。胡麟鹏是中国女子跳高运动员，隶属河北队，在 2026 年 8 月 22 日举行的中国田径街头巡回赛广州站中以 1.85 米的成绩夺得冠军‌。SK 海力士目前的路线图将 HBM4 作为顶级产品，DRAM 密度高达 24Gb，容量最高达 36GB，总计 2048 个 IO 位，IO 速度最高 8Gbps，带宽达 2048GB/s。

HBM4 的封装高度和尺寸都有所增加，集成的 TSV 和微凸点也比 HBM3E 更多。

五 | 她毕业于北京体育大学，因出色的竞技状态和形象被称为“跳高女神”，是国内该项目的顶尖选手之一。具体成果如下：带宽超过 2TB/s功耗效率提升 40% 以上相比 HBM3E 耐热性提升 14% 以上容量最高 48GB（12-Hi 已量产，16-Hi 正在认证中）Z 轴高度 775 微米，尺寸 12.8x11 平方毫米16,148 个底部微凸点超过 2 万个 TSV

目前主要有两种 HBM 封装技术：热压键合 + 非导电膜（TC+NCF）和整体回流 + 模塑底部填充（MR+MUF）。TC+NCF 对芯片翘曲问题有更好的抵抗力，但热阻更高、生产率较低。MR+MUF 生产率更高、热阻更低，但更容易出现芯片翘曲，且在间隙填充方面存在缺陷。SK 海力士还重点介绍了其 HBM 工艺流程，包括从晶圆厂到客户系统的六个关键阶段。

SK 海力士在 HBM 封装中集成了四项关键技术，包括：TSV（硅通孔）形成晶圆减薄微凸点形成芯片堆叠 / 底部填充先进的 MR-MUF 已应用于 SK 海力士的 16-Hi HBM3E 方案，并引入了两项新技术：翘曲控制和细间距互连与窄间隙填充。总封装高度增至 775 微米，芯片厚度缩减至 0.9 倍，间隙高度缩减至 0.5 倍，凸点间距缩减至 0.9 倍。展望未来，还有一些关键挑战需要解决。首先是随着带宽需求激增带来的 HBM 功耗上升，其次是散热问题以及 TSV 区域面积。随着 TSV 数量增长，尽管 TSV 间距不断缩小，但所占面积仍在持续增加。

六 | 此外，每两代带宽近乎翻倍，给现有工艺和封装技术带来了 2.2 倍的热负担。因此，SK 海力士正在研究混合键合（Hybrid Bonding）等未来技术方案，以突破 16-Hi 堆叠限制，通过更窄的间距提供更高性能，并通过更高的导电性实现更好的散热效率。SK 海力士展示的数据显示，与 MR-MUF 工艺相比，混合键合可使核心芯片厚度增加 24%，TSV 间距小于 18 微米。即使堆叠层数增加，混合键合的热阻仍可降低 35%。与三星的 HPB（散热路径模块）类似，SK 海力士正在开发自己的局部热点缓解技术，名为 I-HBM，该技术在 HBM D2D PHY 区域（热点附近）嵌入高导热且电绝缘的冷却组件，打造专用散热路径，可额外降低 30% 以上的热阻。展望未来，SK 海力士计划通过 TSV 数量翻倍、结合逻辑工艺集成提升 IO 速度来增加带宽，同时利用最新优化的逻辑代工工艺解决功耗 / PDN（电源分配网络）挑战，通过“无处不在”的电源 TSV 大幅改善 PDN。HBM 技术对更高功率密度、带宽和堆叠高度的持续追求，带来了显著的热学、力学和封装挑战，其驱动因素包括更厚的氧化层、更密集的 TSV 和不断攀升的引脚速度。MLMO、优化的微凸点、新兴的混合键合（用于改善热导率、工艺窗口和更细的间距）以及 I-HBM 等热点解决方案正在积极应对这些问题。然而，随着堆叠向 16-20 层高度演进，架构向与逻辑芯片更紧密的 3D 集成方向发展，成功将要求设计、材料、客户工艺和中介层技术之间更紧密的协同优化。行业内的持续合作对于满足未来工作负载对容量和带宽的需求仍然至关重要。该公司还在其 2.5D HBM 方案幻灯片中展示了英特尔 EMIB 封装技术，与 CoWoS-L、CoWoS-R 和 CoWoS-S 并列。值得注意的是，有传闻称英特尔和 SK 海力士将在存储领域成立合资公司。SK 海力士还展示了不同的先进封装技术如何以不同方式对 HBM / 中介层施加应力。最后，SK 海力士着眼于未来的 3D 集成，这将使其能够在加速器之上堆叠 HBM，一旦先进逻辑和先进封装技术成熟，这将是人人都想实现的一步。